標準規格「OIF/SFI-5」準拠の40Gbps光通信システム用CMOSインターフェース技術を実用化

富士通株式会社、富士通エルエスアイソリューション株式会社(社長：野口英二、本社：神奈川県川崎市)、株式会社富士通研究所(社長：藤崎道雄、本社：神奈川県川崎市)はこのほど、次世代40ギガビット毎秒(Gbps、ギガは10億)高速光通信用インターフェース回路の標準化規格となる「OIF(*1)」で規定されている「SFI-5(*2)」準拠のインターフェース技術を共同で開発いたしました。

なお、本技術は、すでに0.11ミクロンメートル(µm) ASIC実製品への適用を開始しています。

【開発の背景】

ブロードバンド・インターネットの普及により、今後、通信量の飛躍的な増加が予想されます。このため、DWDM (Dense Wavelength Division Multiplexing：高密度波長分割多重)方式を用いて、超高速かつ大容量での光伝送を実現する40Gbpsの光通信システムの開発が世界中で進められています。

40Gbpsの光通信システムには、40Gbpsの光信号を電気信号に変換する光モジュールと、信号処理用のLSIとを接続するインターフェース回路が必要となります。このインターフェース回路には、高速性が要求されるため、これまでは化合物半導体やシリコンゲルマニウム半導体などの高速デバイスが用いられていました。もし、CMOSを用いたインターフェース回路が実現すれば、システムLSIやASICに容易に組み込め、しかも低消費電力のデバイスが実現します。当社はすでに0.18µm標準CMOSプロセスを用いた3.125Gbps高速インターフェース回路の開発に成功しており、「OIF」で規定されている「SFI-5」準拠の、さらに低消費電力なデバイス開発が望まれていました。

【開発した技術】

今回開発したのは、0.11µm標準CMOSテクノロジに最適化した低電圧動作のCMOS高速アナログ回路技術で、特別な製造プロセスを追加することなく高速動作に成功しました。

具体的には、低電圧でのPLL(Phase Locked Loop *3)のジッタ特性を向上させることで、送信時のSFI-5規格に適合する特性を実現したほか、回路を最適化することで、動的位相整合(DPA=Dynamic Phase Alignment *4)も規格値以上の性能を達成しました。

開発した技術の特長は以下のとおりです。

高速性と低消費電力性を同時に実現
1チャンネルあたり3.125Gbpsまでのデータ転送速度を実現し、16チャンネルのパラレルインターフェースにより40Gbps～50Gbpsの大容量データ転送を実現します。また、CMOSを採用しているため、化合物半導体と同等の高速性を保ちながら、最大約10分の1の低消費電力動作(送受信合計で約1.5W)が可能です。
1000万ゲート以上の高集積化を実現
当社標準の0.11µm CMOSプロセスを採用しているため、1000万ゲート以上のシステム LSI (ASIC、ASSP)への搭載が可能です。
標準規格に準拠
標準規格「OIF」の「SFI-5」に準拠しており、各社の光モジュール、信号処理LSIとの相互接続が可能です。
10Gbpsの光通信システムでも利用可能
本インターフェースは40Gbpsだけでなく、10Gbps光インターフェースへも対応できるため、お客様は既存の光モジュールとも接続できます。

【用語説明】

【商標について】

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