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PRESS RELEASE (デバイス)
2006-0121
2006年7月21日
富士通株式会社
業界初！統計的な遅延解析をサポートするLSI設計環境を提供
本設計環境には、富士通ヴィエルエスアイ株式会社(注4)と株式会社富士通研究所(注5)が共同で開発した統計的遅延解析手法を組み込んでいます。なお、トランジスタの統計的なばらつき情報の抽出には、Anova Solutions社(注6)の「Anova Suite™」を採用しています。
LSI製造プロセスの問題を設計段階で解決するDFM(Design For Manufacturing)手法の一つとして、目標とする周波数のタイミングで回路を信号が流れるかを確認する遅延解析手法が重要になってきています。最新の90ナノメートルテクノロジー以降の微細プロセスでは、回路を構成する各トランジスタの製造上のばらつきが、回路全体の信号の遅延に大きく影響を与えるようになってきており、より正確な遅延解析手法が求められます。
従来の遅延解析では、このようなトランジスタの製造上のばらつきを考慮しないため、回路の遅延を過大に見積もってしまうという問題点がありました。これに対して本設計環境には、トランジスタのばらつきを統計的に扱うことができる、新たな遅延解析手法を組み込みました。従来にくらべて正確な遅延見積もりができ、プロセスの持つ能力を最大限に引き出して目標周波数で回路を正しく動作させることができます。これによって、タイミング最適化作業に要する期間を最大30%短縮することができます。
当社は、今後、90および65ナノメートルテクノロジーで設計を行うASICおよびCOTのお客様に向けて本設計環境を提供していくとともに、EDA(LSI設計ツール)ベンダーとのパートナーシップをより強固なものとして、さらに進んだ設計環境の充実を図っていきます。
本製品の特長
- 業界初！遅延解析環境の提供で、最大30%の工数削減
ASICやCOTのLSI設計において、トランジスタの製造ばらつきにより生じる、回路の遅延ばらつきを統計的に扱う設計環境を業界で初めて提供します。従来、必要以上に大きく見積もっていた遅延をより正確に見積もれるようになり、タイミング最適化作業にかかる期間を従来に比べ最大30%短縮(当社比)します。
- トランジスタの統計的な製造ばらつき情報を抽出し、ライブラリへの取り込みを実現
当社のトランジスタの製造上の統計的なばらつき情報を、本環境のライブラリに組み込んで提供します。トランジスタのレイアウトに依存するばらつきとランダムなばらつきを切り分けることにより、より正確な遅延解析が可能になりました。なお、トランジスタのばらつき情報抽出には、Anova Solutions社の「Anova Suite」を採用しています。
- 従来の設計フローで、統計的遅延解析が可能
本設計環境は、当社のリファレンスデザインフローに組み込まれて提供されます。従来のLSI設計と同じ設計フローで統計的な遅延解析も行うことができます。設計者は新しい設計フローやツールの使い方を覚える必要がありません。
提供時期
10月より、90および65ナノメートルテクノロジーで順次提供していきます。
商標について
記載されている製品名などの固有名詞は、各社の商標または登録商標です。
以上
注釈
- 注1 ASIC (Application Specific IC):
- 特定用途向けIC。
- 注2 COT (Customer Owned Tooling):
- ユーザーが設計、開発したLSIを製造すること。単なる製造受託だけでなく、設計段階から顧客と共同開発も行う。
- 注3 タイミング最適化作業:
- LSI設計において、回路が目標とする周波数のタイミングで動作するまで、回路設計とレイアウト設計を繰り返しながら調整すること。
- 注4 富士通ヴィエルエスアイ株式会社:
- 代表取締役社長：高橋仁、住所：愛知県春日井市。
- 注5 株式会社富士通研究所:
- 代表取締役社長：村野和雄、住所：神奈川県川崎市。
- 注6 Anova Solutions社:
- 社長：ジュン・リー(Jun Li)、住所：米国カリフォルニア州サンタクララ市。
関連リンク
本件に関するお問い合わせ
電子デバイス事業本部 サービスマーケティング統括部 ASICマーケティング部
電話: 03-5322-3328(直通)
E-mail: edevice@fujitsu.com
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