世界初、5Gbps・4000ピン対応の高多層プリント基板を開発

今回開発した技術は、高速伝送・高密度実装が必要となる次世代高速サーバや通信基地局用装置などに向けたものです。

コンピュータや通信機器の高性能化、高機能化にともない、ネットワーク基幹装置用の大型で高多層のプリント基板(600ミリメートル×600ミリメートル、20層以上)では、毎秒5ギガビットレベルのデータ伝送速度が要求されています。一方、CMOSテクノロジの進展により、プリント基板に実装するパッケージのピン数は増加しており、現状の2500ピン(1ミリメートルピッチ)に対して、2005年には4000ピン(0.8ミリメートルピッチ)への対応が求められています。また、同時に、製造歩留まり向上と開発・製造期間の短縮も求められています。

従来、大型高多層プリント基板の製造は、貼り合わせ工法(注3)でおこなわれ、これだけではできない高密度実装の配線形成には、ビルドアップ工法(注4)を組み合わせて用いていました。しかし、ビルドアップ工法は、小型パッケージの高密度実装には有効ながら、積層の繰り返しが必要で、貼り合わせ工法に比べて製造に要する日数が多くかかり、また、歩留まりが低いという問題がありました。

さらに、毎秒5ギガビットレベルの高速伝送回路では、ビア(注5)など、配線の立体構造部による損失で伝送する信号が減衰してしまうという問題が発生しますが、従来の回路シミュレーションではこの損失を正確に予測することができませんでした。このため、実際の伝送損失を正確に予測し、設計精度を向上させられる技術が必要となっていました。

今回開発したのは、高速伝送層と高密度実装層をそれぞれ独立した多層プリント基板として作製した後に貼り合せて一体化させる大型高多層プリント基板製造技術と、その設計シミュレーション技術です。毎秒5ギガビットの高速伝送と、0.8ミリメートルピッチの高密度実装を両立させ、さらに、ビアなどの立体構造部を含む配線での伝送損失を正確に見積もることができる回路シミュレーション技術によって、設計段階でその効果を解析することができるようになりました。開発した技術の特長は、以下のとおりです。

今回開発した技術は、多層プリント基板における回路設計から基板製造、検査までを含む総合技術です。今回開発した技術により、最大60センチメートルの大型基板で、毎秒5ギガビットの伝送速度と、4000ピン(0.8ミリメートルピッチ)のBGA(Ball Grid Array)実装(注8)とを両立させることが可能となりました。全ての工程を貼り合わせ工法でおこなうことにより、一体化前の品質検査による歩留まりの大幅な向上、製造プロセスの簡略化、一体化後の強度特性の向上が実現しました。

さらに、ビアなど、配線の立体構造部で発生する伝送損失を正確に予測することができるようになり、設計段階で回路の伝送特性を解析することで、毎秒5ギガビットの帯域における高速伝送の回路設計精度が向上しました。これによって、開発段階で必要な伝送特性確認のための試作回数が低減し、開発期間を短縮させることができました。

今後はさらに、毎秒10ギガビットを超える高速化に向けた大型高多層プリント基板に向けた技術開発を進めていきます。また、今回開発したプリント基板は鉛フリーはんだ対応でハロゲンフリー化も視野に入れたものですが、今後も引き続き、環境に配慮した製品開発をおこなっていきます。

今回開発した技術を活用した製品は、富士通インターコネクトテクノロジーズ株式会社により、2004年6月からサンプル出荷を開始し、同年12月より量産を開始する予定です。富士通インターコネクトテクノロジーズ株式会社では、関連製品により、2005年度には年間20億円の売上を見込んでいます。