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CMOS LSI中の高精度局所歪測定技術開発に成功
今回開発した計測技術は、次世代LSIの製造プロセス技術の最適化に利用できます。本技術を用いることで、結晶格子の微小歪とLSI製造プロセスとの関係を明らかにすることができ、最適な製造プロセスを選択することが可能となります。 なお本技術の詳細は、6月8日に札幌でおこわれた日本顕微鏡学会で発表しています。 【開発の背景】次世代の超微細CMOS LSIでは、製造プロセスによって生じるトランジスタの内部の局所的な結晶格子の微小歪によって、トランジスタの性能が影響を受けるようになります。このことから、実際の製造プロセスで生じる結晶格子の微小歪を高い精度で計測する技術が求められていました。 【課題】半導体の結晶格子の局所的な歪の測定については、透過電子顕微鏡(TEM)を利用したさまざまな方法が検討されており、その中でも収束電子線回折法(CBED: Convergent Beam Electron Diffraction)(*3)(図1)は精度の高い手法として知られています。しかし、この方法でも、結晶格子の間隔の0.1%(1X10-3 )程度の歪測定精度しかありませんでした。CMOS LSI中の結晶格子の歪は0.01%(1X10-4 )程度でもトランジスタ特性に影響を与えることが知られており、より高い精度の計測技術が必要でした。 また、製造プロセスの影響を調べるためには、歪の空間的な分布も重要なデータです。従来のCBED法では解析に数日間を要しており、迅速な解析がおこなえませんでした。 【開発した技術】今回開発したのは、収束電子線回折法(CBED)の透過像や回折像中に存在する複数の高次回折線(HOLZ線)(*4)の位置を、正確に自動的に計測し、結晶格子間隔を決定する方法です。試料を透過してくる電子の雑音成分を除去して鮮明な画像を取得する技術と、HOLZ線の位置を自動的に高精度で計測する技術を開発しました。 本技術の測定精度はHOLZ線の抽出精度に依存します。電子線回折理論により検証したところ、結晶格子間隔の0.003%(3X10-5)と、従来の10倍以上の精度で歪量を計測できることを確認しました。測定時間も従来の10分の1の2時間以内で完了できるようになり、多点測定による歪量の2次元分布の計測が容易になりました。空間分解能は10nm以下でした。 今回開発した技術を、実際のプロセス評価技術として、図2に示すCMOS STI(STI: Shallow Trench Isolation)(*5)形成プロセスの検討に応用した結果を図3に示します。従来プロセスでは、歪量は結晶格子間隔の0.11%の圧縮状態で、空間的にも複雑な分布状態でした(図3(a))。STI作製時の熱処理プロセスを最適化することより、歪量が0.02%の圧縮状態に低減するとともに、空間的な歪分布も均一化できることが確認できました(図3(b))。また、このように歪量を最適化することで、トランジスタ性能として飽和ドレイン電流が約7%向上することが確認できました。 今後は、他のプロセスにおける歪量変化についても定量的な測定をおこない、次世代LSIプロセスの開発を加速してまいります。
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