ストラクチャードASIC「AccelArray」販売開始

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[ PRESS RELEASE ]（製品・サービス）

2003-0120
2003年6月26日
富士通株式会社

IPマクロの埋め込みと基本配線層の共通化で、短納期・低開発コストを実現

ストラクチャードASIC「AccelArray^TM」販売開始

当社は、マスタ（LSIの基盤回路部）への主要IPマクロの埋め込みと、基本配線層の共通化によって、短納期・低開発コストを実現したストラクチャードASIC「AccelArray（アクセルアレイ）」を開発し、6月26日より販売活動を開始します。
本製品は、先端テクノロジである0.11マイクロメートル（以下、

m）プロセスを採用しており、同じプロセスのスタンダードセル（*1）と同等の性能を容易に実現できます。

今後、高性能化・低価格化や、製品サイクルの短期化が著しい通信機器、産業機器市場などに向けて販売します。

本製品は、短い開発期間で柔軟な開発が可能なFPGA（*2）と、お客様の要望に合わせて小型化・高性能化が実現できるスタンダードセルの、それぞれの特長をバランス良く兼ね備えています。

マスタには、あらかじめ主要なIPマクロが埋め込まれているため、動作速度や各種機能の性能が保証されています。配線層全6層のうち、3層の基本配線層が共通化されており、残り3層のカスタマイズ配線層のみをお客様の仕様に合わせて開発します。そのため、従来のスタンダードセル（*3）に比べて、約50%の開発期間短縮と、約30%の開発コスト削減が可能です。

さらに、LSIの効率的な設計を可能にする「FAITH^TM（フェイツ）」（*4）を利用することで、スムーズにFPGAから「AccelArray」での量産に移行できます。小・中規模の量産計画において、サンプル出荷段階ではFPGAを使用し、詳細仕様が確定した直後から低チップ単価の「AccelArray」で量産を開始することで、開発期間の短縮とより効率的な開発投資が可能です。

当社は、高性能化・低価格化・製品サイクルの短期化が進む通信機器やLSIテスタなどの産業機器市場を中心に、本製品の販売を展開していきます。

また、ASICの売上高で3年連続国内トップの実績と経験を生かして、より高性能なストラクチャードASICの開発を進め、ハイエンドFPGA市場での売上拡大を目指します。

【サンプル販売価格および出荷時期】

製品名	販売価格（税別）	出荷時期
AccelArray	4万円より(*)	2003年8月下旬より

(*)最小規模のサンプル単体価格です。設計開発費用などは含んでいません。（設計開発費用などは、個別商談にて対応させていただきます。）

【販売目標】

2006年度末までに売上200億円 ※当社の決算期は3月末日です。

【本製品の主な特長】

IPマクロの埋め込みと基本配線層の共通化により短納期・低開発コストを実現

（1）基本配線層の共通化

全6層の配線層のうち、3層の基本配線層が共通化されており、お客様の仕様に合わせたカスタマイズ配線層を3層追加するだけで製作できます。さらに、基本配線層には、設計負担を軽減する以下のような工夫がされています。

PLL（*5）回路付きの8系統のクロック供給回路が用意されています。
信号伝達を確実にするために、ノイズ対策配線配置やタイミング計算への遅延変動効果を考慮した設計をしています。
製品テストを容易化できるSCAN（*6）回路、BIST（*7）回路があらかじめ設計済みのため、テスト合成作業やテストに関わるタイミング設計の負担を大幅に軽減します。

（2）マスタに主要IPマクロを埋め込み済み

マスタに主要なIPマクロを埋め込んであるため、動作速度や各種機能の性能は保証されています。マスタは、お客様が要望に合わせて選択できるように、搭載ゲート数で5種類（455キロゲート～3.416メガゲート）に分けてあり、どれも毎秒400メガビット（以下、Mbps）までの情報の入出力速度に対応しています。さらに、3.125Gbpsまでの入出力に対応が可能なマスタ、および高性能化を実現するさまざまなIPマクロの開発を進めています。

先端テクノロジ0.11mを適用
先端テクノロジである0.11mプロセスを採用しています。そのため、同じプロセスの従来のスタンダードセルと同等の性能を、容易に得られます。

「FAITH」を利用することで、スムーズにFPGAから移行可能
小・中規模の量産計画においては、サンプル出荷段階ではFPGAを使用し、詳細仕様の確定後は、開発期間とチップ単価のバランスが取れた「AccelArray」での量産に移行するパターンが想定されます。
その際、通常はFPGAの段階で確定させた詳細仕様に基づいて、「AccelArray」を一から開発しなければなりません。しかし、LSIの効率的な設計を可能にする「FAITH」の設計手法を利用すれば、FPGAと「AccelArray」の設計を平行して進めることができるため、短期間で「AccelArray」での量産体制に移行できます。

【本製品の主な仕様】

電源電圧	:	1.2V±0.1V
使用可能ゲート数	:	455キロゲート～3.416メガゲート
最大動作周波数	:	333MHz
パッケージ	:	FCBGA 625ピン～1,681ピン

【用語説明】

（*1）: スタンダードセル：マスタを使わずに、お客様の要望に合わせて製品ごとに設計するASICです。開発に時間がかかりますが、小型化・高性能化が可能で、チップ単価が安いというメリットがあります。
（*2）: FPGA（Field Programmable Gate Array）：製造後でも論理動作をプログラムすることができるASICのことです。小型化・高性能化が難しく、チップ単価が高いという難点がありますが、何度でも再プログラム可能なことから、主にプロトタイプ開発に多く使用されます。
（*3）: 従来のスタンダードセル：当社スタンダードセル「CS91シリーズ」を指します。
（*4）: FAITH：富士通九州ディジタル・テクノロジ株式会社が開発した、FPGA/PLDとASICのコンカレント設計を中心としたデザイン・コンサルティングおよびデザイン・サービスです。設計の初期段階からコンサルティングをおこない、FPGA/PLDとASICを同時進行で設計することで、開発期間の短縮やコスト削減ができます。
（*5）: PLL(Phase Locked Loop)：位相同期ループのことです。出力された発振周波数と入力または基準周波数との位相差を検出して帰還回路を制御し、発振器の周波数を一致・同期させる機能です。
（*6）: SCAN：テストを容易化するための設計手法の1つです。LSI内部の全ての記憶素子（フリップフロップ）を専用の配線で結線し、入出力端子から内部回路の状態を設定したり、観測したりすることによって故障を検出する試験方法です。
（*7）: BIST（Built In Self Test）：LSI内部に、検査用パターン発生回路、出力パターン圧縮回路などを内蔵させることで、テスト容易性を向上させ、テストのためのパターン作成コスト削減、テスト時間の短縮を図る試験手法です。