[ PRESS RELEASE ]

1999-0036 平成11年2月15日 富士通株式会社

このほど、当社はシステムLSIに搭載するキャッシュメモリに最適な超高速700MHz動作288KビットCMOS SRAMマクロの試作に、成功いたしました。キャッシュ用として必要な288Kビット(32Kバイト)以上の容量を持つマクロとしては世界最高速の性能です。

本件は、2月15日からサンフランシスコで開催されるISSCC'99(1999 IEEE International Solid-State Circuits Conference)にて、発表を行う予定です。

【背景】

近年、システムLSI高性能化の流れの中で、SRAMにはロジックLSIとの融合をベースとした大規模化・高速化が強く求められています。とくに、CPUと混載しキャッシュメモリとして使用する場合には、高速性が重要なファクタとなります。

SRAM高速化のキーポイントは、おもに以下の3点です。

(1)メモリセルの高密度化
(2)デコード回路の高速化
(3)低電圧高速センス回路の開発

SRAM高速化のために、以下の3つの技術を開発いたしました。

(1)	高密度メモリセル 0.18μmCMOSプロセスに、ローカル・インターコネクト技術(*1)とシャロートレンチアイソレーション技術(*2)を組み合わせて、フルCMOS 6トランジスタながら4.8μm2という高集積度を実現しました。これは、従来に比べ約2分の1(0.25μmCMOSプロセス使用の場合の当社比)の面積です。
(2)	全アドレス信号をパルス化した高速デコーダ回路 従来は、アドレス信号系の一部をパルス動作(*3)させていましたが、本メモリではアドレス信号系に全面的にパルス回路を導入しました。これによって、メモリ回路にとって致命的な「多重選択障害」を気にすることなく、高速化を図ることができるようになりました。
(3)	低電圧高速センス回路 初段センス回路(*4)に電流センス型センス回路を、2段目センス回路にラッチ型電圧センス回路を採用しました。初段センス回路に採用した電流センス回路は、電圧センス回路に比べて、低電源電圧・大メモリ容量領域での高速動作に優れています。また、2段目センス回路に採用した電圧センス回路は、次段の回路の負荷を駆動する能力に優れています。これらのセンス回路を組み合わせて、各々の特徴を有効に活かすことによって、1.8V以下の低電源電圧でもSRAMの高速動作が可能となりました。

これらの技術により、クロック入力からデータ出力までの遅延時間がわずか1.4ナノ秒(700MHz)の高速動作が可能な、288Kビット CMOS SRAMを実現いたしました。近年、ますます高速化が進むシステムLSIの高速処理にも充分対応できます。

さらに、デコーダ回路、センス回路など、大電流を消費する回路を、必要な期間だけ自動的に活性化することにより、高速動作ながら700MHz時で0.5ワットの低消費電力を実現しています。

構 造	:	4Kワード×72ビット(シンクロナス型)
プロセス技術	:	0.18ミクロンCMOS 1層ポリ, 1層ローカル・インターコネクト,3層メタル
セルサイズ	:	2.0μm×2.4μm(4.8μm2)
マクロサイズ	:	1.43mm×1.53mm
電源電圧	:	1.8V
サイクルタイム(tAC)	:	1.4ns
消費電力	:	0.5W(700MHz動作時)

*1)	ローカルインターコネクト メモリセル内部に使用する短い配線を、通常の配線よりも狭いピッチで配置できるように工夫した配線。通常の配線よりも厚みは薄い。
*2)	シャロートレンチアイソレーション 溝を掘ってトランジスタ同士を電気的に分離する素子分離技術。
*3)	パルス動作 パルス化することによって、パルスの前縁(選択側:立ち上がり)のみを高速化し、後縁(非選択側:立ち下がり)が遅れても次のサイクルに悪影響を及ぼさないようにする回路技術。
*4)	初段センス回路 メモリ容量が大きく、ビット線負荷が重いため、十分なセンスアンプ入力が得られない場合、メモリセルとセンスアンプの間に入れ、ある程度のレベルまで増幅させる回路。

以上