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1998-0023
平成10年2月4日
富士通株式会社

新しいデータ読み出し方式を採用した世界最小サイズの1ギガビットSDRAMを開発

当社はこのほど、新しいデータ読み出し方式を採用したDRAMセルアレイ技術を開発し、この技術を応用した世界最小サイズの1ギガビットSDRAMの試作に成功いたしました。
今回の開発成果は以下の通りです。

以上の成果により、大容量DRAMの高性能化,高性能システムLSIへのDRAM搭載が容易になり、大容量DRAMを搭載したシステムLSIの実現が一層促進されると期待されます。

なお、今回の研究開発成果は、2月5日から米国サンフランシスコで開催される国際固体回路学会(ISSCC)98において発表の予定です。

【今回の開発の概要】

データ読み出しの際、従来はその準備のためにデータ線の電位を電源電圧の1/2に保っている(プリチャージ)のが一般的でした。ところがこの方式ではデータを完全に書き込むためには、内部の電源電圧よりもさらに1.5V以上高い電圧を内部で使う必要があります。
これまでのように外部の電源電圧が5Vや3.3Vと高いときは問題ありませんでしたが、2.5V以下の電源電圧ではチップ上に電源電圧＋1.5Vの昇圧電圧を作ると無駄な消費電力が多く発生してしまう問題がありました。
また、MOSトランジスタの高性能化にはゲート長の縮小とゲート絶縁膜の薄膜化が必要ですが、昇圧電圧の存在は耐圧の関係でその妨げとなっていました。

これらの問題を解決するために、以下の技術を開発することによって、これまで読み出し動作に必要だった内部昇圧電源が不要となりました。この結果、もともと内部昇圧電源が無いロジックLSIとトランジスタの動作条件が同一になるため、両者を同一チップ上に集積することが容易になりました。

1) グランドプリチャージ方式:
メモリセルに書き込むデータの"1"、"0"のデータ保持特性の違いを有効に使い、"1"データのデータ量(電荷)を保持しながら、"0"データのデータ量を最適値まで減らすことで、リフレッシュ特性を損なうことなく書き込みの際の低電圧化を実現しました。
また、増幅用駆動トランジスタのゲート・ソース間電圧を拡大できるので、より高速な読み出し動作が可能になりました。
さらに、プリチャージレベルが従来よりも低いため、プリチャージ用トランジスタのゲート電圧を下げることが可能です。
2) ワード線ネガティブリセット方式: 待機中のワード線(メモリセル選択ゲート)を負側(ネガティブ)にリセットすることにより、メモリセル選択ゲートのしきい値を下げました。これによってワード線に必要な最高電圧を下げる事が可能です。
3) セルフブースト(自己昇圧)データ線分離ゲート:
DRAMではデータ出力のための増幅回路を2つのセルアレイで共用しており、不活性セル アレイをセンス回路と分離する必要があります。従来のプリチャージ方式ではこの分離ゲートにも内部昇圧電源が必要でしたが、グランドプリチャージ方式では、データ線の片側だけが大きく振幅することを利用したセルフブースト分離ゲートを用いることで、このデータ線分離ゲートからも内部昇圧電源が不要となりました。

【バーニア型DLL(Delay Locked Loop)】

高速クロックに対応して、位相制御技術が注目されており、当社では、既にレジスタ制御型のディジタル・ディレイ・ロックト・ループ(Digital Delay locked loop)技術を開発しております。
この回路は外部から与えるクロックと内部のクロックの時間差を調整するためのものですが、低電圧化が進むにつれてその精度を維持するのが困難でした。
今回開発したバーニア型DLLは、2つのディレイラインを用い、それぞれの最小単位のディレイ時間差を一つの量子化単位にすることで、量子化誤差を従来の1/5以下にすることが可能です。

以 上

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