[ PRESS RELEASE ] |
![]() 1997-114 平成9年6月5日 富士通株式会社 |
当社はこのほど、次世代システムLSI技術に不可欠な高集積内蔵SRAM技術を開発いたしました。本技術により、ギガヘルツ級の高性能マイクロプロセッサや、高性能モバイルコンピューティング機能を有する携帯情報処理機器の小型・軽量化や電池寿命の長時間化を実現することができます。
【開発の背景と成果】
SRAMは、CPUとDRAMなどのメインメモリとの間で、高速に情報をやりとりするためのキャッシュメモリとして必要不可欠であり、高速化のために内蔵化が進んでおります。
次世代ロジックLSIでは、ロジック用トランジスタのゲート長は0.18ミクロンになると同時に、同世代で実用化されるマイクロプロセッサでは、5千万個から1億個のトランジスタが集積され、かつギガヘルツ級の周波数での動作が必要になると予想され、内蔵SRAMにもさらなる高速化が要求されております。
このたび開発した内蔵SRAM技術は、2000年に本格的な量産が開始される次世代システム
LSIの主要技術です。
当社では、現在実用化段階にある0.25ミクロンCMOSロジックLSI技術をさらに発展させ、4平方ミクロン強(現在10平方ミクロン)という世界最小のセルサイズを実現しました。
セルの微細化をはかることにより、アクセス時間も1.5ナノ秒という高速性能を実現する見通しを得ました。
また、次世代ロジックLSIは携帯機器への対応を考慮した低消費電力動作が不可欠であるため、低電圧での動作に対しても内蔵SRAMが誤動作しないような安定性を確保いたしました。
【 開発のポイント】
当社では、0.25ミクロン世代で確立した、表面チャネル型デュアルゲート構造(注1)、コバルトサリサイド技術(注2)、レトログレードウェル構造(注3)を踏まえた上で、シャロートレンチ素子分離技術(注4)、微細局所配線技術(注5)、積重ねコンタクト技術(注6)を導入すると同時に、KrFエキシマステッパの性能を最大限に引き出した設計ルール(最小寸法0.2ミクロン)を採用することにより、低電圧動作,高集積,高速化が可能な内蔵SRAMセルを実現しました。
従来の技術では、トランジスタが相互干渉するため、NチャネルとPチャネルの2つの導電型のトランジスタ同士を近づけることは困難でしたが、上記のシャロートレンチ素子分離、微細局所配線、コバルトサリサイド技術によって、相互干渉を押さえたうえでこの2つのトランジスタ同士を近づけることが可能になりました。これにより、低電圧でのデータ保持が可能です。
また、積み重ねコンタクト技術により微細局所配線の近くに、セルへの電源供給配線を接続することも可能となり、セルサイズの縮小に貢献します。
さらに、セルのトランジスタの設計ルールを最適化することで、セルサイズも小さくなり、1.5ナノ秒以下のアクセスタイムが得られる見通しを得ております。
なお、本技術の詳細は、6月10日から京都で開催される「1997 Symposium on VLSI Technology」 において発表いたします。
【用語説明】
以 上