[ PRESS RELEASE ]

1997-0024 平成9年2月6日 富士通株式会社

当社はこのほど、0.28ミクロン技術を用い、高速化、低消費電力を実現した256メガビットシンクロナスDRAMを開発いたしました。
今回の開発成果は、2月6日より米国サンフランシスコで開催されるISSCC(国際固体素子回路会議)97で発表いたします。

今回開発した256 メガビットシンクロナスDRAMは、当社独自の低消費電力のディジタル方式DLL (Delay Locked Loop) 回路 (注1)でクロックアクセス時間 (注2)を制御し、温度や電圧の変化に関係なく一定の値を保つことができます。この結果、100MHz以上の高速クロック動作でも非常に使いやすいメモリを提供でき、ギガバイト/秒レベルの高いバンド幅 (注3)のメモリシステムが実現できます。
また、この回路技術はDDR(Double Data Rate)と称する従来方式の2倍のデータが扱えるシンクロナス型DRAM(注4)を実現する基幹技術となります。
これらの技術により、256MシンクロナスDRAMだけでなく、次世代64メガシンクロナスDRAM(バンド幅200Mビット/秒動作対応、クロック周波数200MHz)の製品開発も可能となりました。

• 低消費電力なディジタル方式DLL(Delay Locked Loop)回路
  メモリにおける使用環境では、消費電力が少ないこと、安定に動作すること、が特に必要とされています。従来はアナログ制御方式のものがほとんどで、制御回路の消費電力が大きいことが問題とされていました。またノイズにすぐ反応するため、システムの安定を図ることが困難でした。
  今回当社独自のレジスタ方式を採用したDLL 回路(RDLL回路と称す)では、回路が全てディジタル方式 (注5)で構成され、安定化回路技術を用いています。このため、消費電力はアナログ方式と比べて1/10削減し、約10ミリワットを実現いたしました。
  RDLL回路ではシフトレジスタ (注6)を用いて外部から与えるクロックと内部のクロックの時間差を調整します。今回の256メガビットDRAMではクロックアクセス時間が1ナノ秒と短く、クロック変化とほぼ同時にデータが出力されます。また、このアクセス時間は安定化回路によって温度や電圧変化があってもタイミング誤差を±0.2ナノ秒(100 億分の 2秒)以下にできることを実測にて確認しました。

• DDR(Double Data Rate)型高速シンクロナスDRAMが実現可能
  RDLL回路技術は、DDRと称するクロック周波数200MHzに相当し、従来方式の2倍のデータが扱えるダブルエッジ動作のシンクロナス型DRAMを実現する基幹技術となります。
  これによりシンクロナス型DRAMあるいはこれに類したクロック同期型のあらゆるシステムLSIの高速低消費電力化が可能となり、情報化機器の性能向上に大きく貢献いたします。

• 0.25ミクロンテクノロジ関連の新規な技術を開発
  

  (1)

  低電圧動作に適したセンス回路
  低電源電圧下でも確実にメモリセルからの微小出力信号を判別できるための回路技術を開発し、通常よりもしきい値電圧の低いMOSトランジスタを用い、電源電圧1.8Vでも動作が可能になりました。さらに、製造工程をを増やさずに実現でき、コストの増大を防ぎます。

  (2)

  新型メモリセル構造SBC(Simultaneously-formed Bit contact and Capacitor)を開発
  リソグラフィ技術の制約から受ける小型化限界を突破するため、セルフアラインコンタクト(注7)方式を採用し、この方式の特長が最も活かせる新たなセル構造を開発しました。この結果、理論上最小のセル面積を実現しました(0.564×1.128μm2) 。 レイアウトパターンは直線と長方形で構成された極めて単純な形状とすることができ、超解像技術 (注8)を使うことなく256メガDRAMが量産できます。

[主な仕様]

使用プロセス	:0.28μmルール
アドレスアクセス時間	:36ns
クロックアクセス時間	:1ns
消費電流	:135mA(アクセスタイム 66ns,×16の場合)
構成	:× 4、× 8、×16、×32
チップ面積	:14.91 ×22.01 mm2
セル・サイズ	:0.564 ×1.128 μm2

[注釈]

(注1)DLL(Delay Locked Loop)回路

外部から与えたクロック信号と内部のクロック信号との間に生じる時間差を回路的に制御して調整し、高速なクロックアクセス時間や高い動作周波数を実現する回路技術。これまで同様な機能を果たす回路としてPLL(Phase Locked Loop)回路が有名。違いは、DLL においては外部クロックに対する内部信号の遅延時間を制御するのに対し、PLL においては、外部クロック信号に対して内部発振回路の出力の位相を制御する点。

(注2)クロックアクセス時間

クロック信号の変化するポイントからどれだけの時間が経過してDRAMデータが出てくるかを示す値。
なお、メモリのアクセス時間には何種類かあり、通常メモリで言うアクセスとはアドレスアクセス時間のことで、記憶データの格納番地を与えてからどれだけの時間でデータが取り出されるかを示す。ここで言うクロックアクセス時間とはクロックの変化点からどれだけの時間でデータを読みだせるか示すもの。
シンクロナス型DRAMではアドレスアクセス時間に対応するものは「レイテンシ」という言葉で呼ばれ、アドレスを与えてからマスタークロックの数で幾つ経過してデータが出てくるかを示す数である。

(注3)バンド幅

プロセッサが必要とする秒当たりのデータ量のこと。近年プロセッサの動作速度向上が著しい中で、システムのトータル性能がメモリのバンド幅で制約を受けるようになって来た。このためDRAMはチップを大容量化するだけでなく、高速にデータを入出力する必要が生じている。

(注4)DDR(Double Data Rate)

クロックのライズエッジとフォールエッジの両方に同期したように動作させ、従来方式に対して2倍のデータを扱えるようにした超高速のシンクロナス型DRAMを「DDR 型シンクロナスDRAM」と称しています。現在64メガビットの製品が各社で開発されつつあります。

(注5)ディジタル方式

回路にはアナログ方式とディジタル方式がある。アナログ方式では中間的な電圧値を取り、その値が安定であるようにフィードバック回路で制御するので制御系は常に電力を消費する。一方ディジタル方式では電圧値はハイかロウの2値しか取らない。このため制御回路はディジタルな論理制御で行うので相対的に消費電力が少ない。

(注6)シフトレジスタ

入って来た論理信号(ハイ、ロウの様々なパターンの連続)をバケツリレーのように次々と受け渡して行く回路。

(注7)セルフアラインコンタクト

配線とコンタクトホールを、厳密なマスク位置合わせしなくても互いに接続させられるプロセス技術。設計図面上、相互のパターンの位置関係の相対余裕をゼロにできるのでメモリセルが小型化できる。

(注8)超解像技術

通常の写真焼き付け方式に類似したリソグラフィ方式に対し、光学系に工夫をして光の位相まで制御する方式。高度な技術を必要とするため量産に用いるのは決して容易ではない。

以上