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PRESS RELEASE （技術）

2016年2月1日
株式会社富士通研究所
株式会社ソシオネクスト

世界最小電力！サーバ間の光通信向け次世代56Gbps送受信回路を開発

従来と同じ電力でデータ通信速度を2倍高速化し、次世代サーバの高性能化に貢献

本技術の詳細は、1月31日(日曜日)から米国サンフランシスコで開催される半導体技術に関する最大級の会議である国際会議「国際固体素子回路会議ISSCC 2016(IEEE International Solid-State Circuits Conference 2016)」で発表します(ISSCC発表番号3.5)。

開発の背景

近年、急速に需要が拡大しているクラウドコンピューティングを支えるために、データセンターの処理能力の向上が求められています。データセンターは、スイッチを介して多くのサーバが接続された大規模なシステムとして構成されており、データセンターの処理能力の向上に伴って、サーバ間でやり取りされるデータ量もますます増加しています。

このため、次世代のデータセンターに向けて、サーバとスイッチ間の光伝送で用いられる光モジュールの通信速度についても現行の2倍に当たる56Gbpsの国際標準化（注3）が進んでいます。

一方で、データセンターにおいては、設備が供給できる電力の制約から、データ送受信回路の電力を増やすことなく通信速度を向上させることが求められています。

課題

通信速度を向上させると、それに比例して消費電力が増えるため、設備の電力を増やさずに通信速度を向上させるためには送受信回路の消費電力を低減させることが必要です。

従来の送受信回路においては、劣化した信号を補償する回路であるDFE(Decision Feedback Equalizer)と、入力信号のタイミング誤差を検出する回路であるCDR(Clock and Data Recovery)の占める消費電力が、送受信回路の全消費電力の約3分の2と大きく、これらの消費電力を低減することが課題でした。

DFEは、伝送線路によって劣化した波形を入力として、異なるしきい値+αと-αを持った別々の判定回路でビット値を判定した結果について、1ビット前に処理したビット値が0であれば-α、1であれば+αのしきい値を持った判定回路の結果を選択することで劣化した信号を補償します。CDRは、入力信号を観測することで、入力信号の波形が最大の振幅となった時にDFEが信号を取り込めるように、DFEの動作タイミングを調整します（図2）。

開発した技術

今回、CDRの消費電力を削減できる、新たなタイミング誤差検出方式を開発しました。

DFE演算後の波形を分析した結果、連続する3ビットの入力信号が100または011となる場合において、DFEの2つの判定回路の結果を比較することでDFEの動作タイミングの進み、遅れを検出できることがわかりました。これにより、連続する3ビットの入力信号が100または011となるときだけタイミングを検出する、新しいタイミング検出方式を開発しました(図3)。

開発したタイミング検出方式により、従来必要であったCDRの入力信号のタイミング判定回路を削減でき、加えて、DFEとCDRでタイミングが異なっていたために別途必要だったクロック線などの配線も不要になりました。これにより、従来と同じ消費電力で2倍高速となる、56Gbpsの送受信回路の開発に成功しました。

効果

本技術により、従来に比べて消費電力を増加させることなくチップと光モジュール間のデータ通信を高速化することができます。また、光モジュール通信のOIF次期規格にも対応しているため、現行の28Gbps規格で400Gbpsイーサネットを構築する場合、16個の送受信回路が必要なのに対して本技術では半分の8個で実現でき、光モジュールの小型化・低電力化も期待されます。

今後

株式会社富士通研究所と株式会社ソシオネクストは、開発した技術をサーバやスイッチのチップと光モジュール間のインターフェース部などに適用し、2018年度の実用化を目指します。

商標について

記載されている製品名などの固有名詞は、各社の商標または登録商標です。

注釈

注1 株式会社富士通研究所：

代表取締役社長 佐相秀幸、本社 神奈川県川崎市。

注2 株式会社ソシオネクスト：

代表取締役会長兼CEO 西口 泰夫、本社 神奈川県横浜市。

注3 56Gbpsの国際標準化：

国際標準化団体OIF（Optical Internetworking Forum）によって進められている。

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