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PRESS RELEASE （技術）

2013年2月18日
株式会社富士通研究所
Fujitsu Laboratories of America, Inc.

世界最高速！ CPU間データ通信で32Gbpsの高速データ伝送を可能にする送受信回路を開発

CPU間のデータ通信で約2倍の高速化を実現し、次世代サーバやスーパーコンピュータの高性能化に貢献

本技術の詳細は2月17日（日曜日）から米国サンフランシスコで開催される半導体技術に関する最大級の会議である「国際固体素子回路会議ISSCC 2013（IEEE International Solid-State Circuits Conference 2013）」で発表します（ISSCC発表番号2.7, 2.1, 2.5の3件）。

開発の背景

近年、クラウドコンピューティングを支えるデータセンターなどに向けてサーバのデータ処理能力向上が一層求められています。そのためCPUの性能も向上し、さらにCPUを多数接続した大規模システムも構築されており、その結果CPUと周辺デバイス間でやりとりするデータ量はますます増大しています。これに対応するため現在のサーバではCPU間などのデータ通信速度が数Gbpsから十数Gbpsと高速化が進んでいますが、次世代の高性能サーバ実現に向けて、さらに高速化への期待が高まっています。

課題

CPU間のデータ通信の高速化を実現するためには、送信回路、受信回路のいずれも高速化する必要があります。また高速化に伴いプリント板の電気配線などの伝送路で信号品質の劣化が顕著となるため、それを補償する損失補償回路の高性能化が必要でした。

開発技術

CPU間などのデータ通信部は送信部、受信部に大別され、受信部はさらに伝送路で劣化した信号品質を補償する損失補償回路とその補償した信号から元のデータを読み取る受信回路から構成されています（図1）。今回、この送信回路、受信部の損失補償回路、および受信回路に新方式の回路技術を採用することにより高速化を実現しました。

1. 送信回路（ISSCC発表番号2.7）

   送信回路では多チャンネルのデータを1チャンネルに多重化して送信します。この時、後段になるほどその処理速度は高速になり素子の動作限界に近づきます。今回、最も高速に動作しかつ消費電力の大きい最終段の多重化回路（2:1変換回路）を不要とする送信回路を開発しました。送信信号は、従来の2値（‘0’, ‘1’）ではなく、3値（‘0’, ‘1’, ‘2’）となりますが、従来の受信側の回路機能を利用して特別な回路を追加することなくデータを復元し受信することが可能です（図2左）。そのため従来方式で送信部の速度を限定していた要因が排除され、さらにそれが不要となることで送信回路電力を従来に比べ約30%削減しました（図2右）。

   
   図2 送信回路の構成と電力内訳

2. 受信部の損失補償回路（ISSCC発表番号2.1）

   送信部から出力された信号はプリント板配線などの伝送路で品質が劣化します。この現象は伝送路の距離が長くなるほど、また、信号が高速化するほど影響が大きくなります。したがって同じ距離を伝送させる場合でも高速化するほど信号損失は大きくなります。従来は、高域側で発生する信号減衰を損失補償することでフラットな周波数特性とし、歪を補償していました。しかし高速伝送に伴い信号帯域がさらに高域まで伸びることで、従来では問題とならなかった低域側の周波数特性の落ち込みが無視できなくなり、歪の補償が十分に行われなくなります。今回、この低域側についても周波数特性をフラット化し、信号損失を補償する回路を開発しました。本技術により、従来32Gbpsでは実現できなかった80センチメートル（cm）の伝送距離でもデータの読み取りが可能な信号波形が得られました（図3）。

   
   図3 損失補償回路の周波数特性

3. 受信部の受信回路（ISSCC発表番号2.5）

   受信回路では損失補償回路によって整形された信号から元データを読み取ります。この時、この信号に対して速度（周波数）とタイミング（位相）を同期させて信号をサンプリングし、元のデジタル値を判定する必要があります。従来はデータを取り込むタイミング誤差をタイミング誤差検出部で元データから検出し、タイミング調整回路で同期させることで対応していました（図4左上）。しかしこの手法では信号の高速化に伴いクロックを制御する時間精度も高精度化が必要となり、従来技術では限界レベルに達しています。そのため、クロックを同期させる代わりに、同期していないクロックで一旦信号をサンプリングし、実際にサンプリングされた二つの信号を元に電圧補間処理することによってクロックと同期したタイミングでの仮想信号を合成するデータ補間方式（データインターポレーション方式）を開発しました（図4左下）。本技術により、高精度な時間軸方向の分解能が要求されるタイミング調整回路が不要となり、今後のさらなる高速化にも対応可能です。

   
   図4 データ補間方式（データインターポレーション方式）の原理

効果

本技術により、次世代サーバやスーパーコンピュータなどの性能向上に大きく寄与することが期待されます。

今後

今回開発した技術を、サーバを構成するボード間のバックプレーンインターフェースなど、ビックデータを扱う製品分野への適用を進めていきます。

商標について

記載されている製品名などの固有名詞は、各社の商標または登録商標です。

注釈

注1 株式会社富士通研究所：

代表取締役社長 富田達夫、本社 神奈川県川崎市。

注2 Fujitsu Laboratories of America, Inc.：

President & CEO木村康則、米国Sunnyvale, CA。

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