[ PRESS RELEASE ]	平成14年8月8日 富士通株式会社 富士通九州ディジタル・テクノロジ株式会社

• 設計の初期段階からコンサルティングを行い、共通のRTLソースファイルでFPGA/PLDとASICをコンカレントに設計します。
• Mail Drop Logic Synthesis(*6 特許出願中)という、独自開発の完全自動メール応答型論理合成サービスにより、お客さまはRTLソースファイルからネットリスト(*7)への論理合成を24時間いつでも、何度でも行うことが可能です。
• お客さまにおけるFPGA/PLDでのデバッグ完了(回路フィックス)後、最短2週間(*8)という短納期にてASIC(最終GDSII)を納品します。
• 世界最大級の10メガゲートASIC設計で実績のある富士通のコンサルタントおよびネットワーク向けシステムLSI設計で経験豊富なQDTのエンジニアが、最先端のデザイン手法を駆使して、お客さまの商品開発の成功を支援します。

【用語解説および注釈】

(*1)  FPGA/PLD(Field Programmable Gate Array / Programmable Logic Device)：

製造後でも論理動作をプログラムすることができるLSIのことです。何度でも再プログラム可能なことから主にプロトタイプ開発に多く使用されます。

(*2)  コンカレント設計(Concurrent Design)：

FPGA/PLDとASICの設計を同時進行型で行う新しいデザイン手法のことです。

(*3)  RTL(Register Transfer Level)ソースファイル：

LSIの機能仕様をハードウェア記述言語で表現した、論理合成可能な記述レベルの設計データのことです。

(*4)  FPGA/PLDフィッティング：

ネットリストから、対象のFPGA/PLDの配置配線情報を作成することです。

(*5)  GDSII(ジーディーエスツー)：

回路レイアウト情報を含むデータのことです。このデータをもとにマスク/レチクルが作成されLSI製造工程に進みます。

(*6)  Mail Drop Logic Synthesis：

お客さまが専用サーバに対しRTLソースファイルを電子メールすることでネットリストへの論理合成を行える自動メール応答型論理合成サービス(特許出願中)のQDTにおける名称です。

(*7)  ネットリスト：

RTLソースファイルを論理合成した設計データのことです。基本論理回路、回路の接続情報やテクノロジー情報などが具体的に記述されています。

(*8)

富士通社内向け製品の実績例によるものです。回路規模などの諸条件により納期は変動します。

• FAITH^TM(フェイツ)は富士通九州ディジタル・テクノロジ株式会社の商標です。
• その他、記載されている製品名などの固有名詞は各社の商標または登録商標です。

以 上

プレスリリースに記載された製品の価格、仕様、サービス内容、お問い合わせ先などは、発表日現在のものです。その後予告なしに変更されることがあります。あらかじめご了承ください。ご不明な場合は、富士通お客様総合センターにお問い合わせください。