[ PRESS RELEASE ]	2002-0153 平成14年6月18日 株式会社富士通研究所

[開発の背景]

LSIの高性能化、高集積化を図るため、トランジスタの微細化が活発に進められています。しかし、100ナノメートル以降のLSIでは、ゲート絶縁膜が非常に薄くなったため、電子などの量子学的な効果により、絶縁膜が無視できない量の電流を流すようになっています(図1)。一方、携帯情報機器のような小容量のバッテリーしか持つことができない機器では、機器の動作時間をできるだけ長くするため、漏れ電流をできるだけ少なくする必要があります。このため、従来のシリコン酸化膜に代えて、より誘電率の大きい酸化ハフニウム(HfO₂)などをゲート絶縁膜に用いたトランジスタの開発が活発に行なわれています。

高誘電率の材料をゲート絶縁膜に用いたトランジスタを製作する場合は、

1. これまでのCMOSプロセスと整合がとれていること
2. シリコン基板上に膜を堆積させるため、その膜厚制御性と面内均一性がよいこと

がポイントとなります。

CMOSプロセスでは1000℃以上の高温で不純物の活性化のためのアニーリングが必須のため、材料には耐熱性が要求されます。しかし、高温下では、高誘電率ゲート絶縁膜が、その下に存在するシリコンと反応し、化合物形成や結晶化が起こるため、リーク電流が増大してしまっていました。このため、耐熱性があり、膜厚制御性のよい高誘電率ゲート絶縁膜を形成できるプロセス技術の開発が望まれていました。

[開発した技術]

今回、従来と同じ高温のCMOS作製プロセスと両立でき、かつ高精度の膜厚制御が可能な、次のような高誘電率ゲート絶縁膜の形成プロセス技術を開発いたしました。

1. 高誘電率膜堆積前処理を最適化し、高温下でも下地のシリコン基板との反応を抑制する方法を考案しました。すなわち、膜堆積前に特殊なガスを流し、シリコン表面と反応させ、続けて高誘電率ゲート絶縁膜を堆積させる方法です。
2. 高誘電率膜を堆積させるのに原子を一層々々堆積させる原子層堆積法(Atomic Layer Deposition)を使用し、膜の組成の制御性と面内膜厚の均一性を向上させました。

このプロセス技術を用いて、トランジスタを製作し、以下のことを確認しました。

1. 平坦で均一な高誘電率膜堆積を実現(図2)
   
2. トンネル現象によるリーク電流を2-3桁低減(図3)
   
3. 1025℃のアニールを含むCMOSプロセスでトランジスタ特性は向上(図4、図5)
   
   
4. ゲート長55ナノメートルのCMOS動作を確認(図6)
   
5. 2001年版ITRSにおける、90ナノメートルノードの低待機時消費電力用途(Low Standby Power)トランジスタのゲートリーク要求値を満足(表1)
   

*1

2001年版国際半導体ロードマップ(International Technology Roadmap for Semiconductors)

※文中の図をクリックすると拡大表示されます。

以 上

プレスリリースに記載された製品の価格、仕様、サービス内容、お問い合わせ先などは、発表日現在のものです。その後予告なしに変更されることがあります。あらかじめご了承ください。ご不明な場合は、富士通お客様総合センターにお問い合わせください。