ノッチ型ゲート電極でゲート長40nmのMOSトランジスタを実現

株式会社富士通研究所(社長 : 藤崎道雄、本社 : 川崎市中原区)は、ゲート電極にノッチ(刻み目)を入れたノッチ型ゲート電極を採用した、従来の約半分のゲート長40nmを持つ微細なトランジスタを開発し、安定動作が可能であることを確認いたしました。これにより、高性能サーバーのCPUなどに使われているハイエンドMOSトランジスタのさらなる高速化と低消費電力化が期待できます。

本件は、6月12日から京都で開催された2001 Symposium on VLSI Technologyにおいて発表いたしました。

[開発の背景]

LSIの高速化と低消費電力化を図るため、50nm以下のゲート長を有する微細なトランジスタの研究開発が活発に進められています。2000年版国際半導体ロードマップ(International Technology Roadmap for Semiconductors, ITRS)によれば、2008年にはゲート長45nmのトランジスタからなるLSIが量産されると予想されています。従来、トランジスタは1970年に発表されたスケーリング理論(*1)に基づいて設計されてきました。しかし、この理論でゲート長が50nm以下のトランジスタを製作すると、キャリア(電子あるいは正孔)が走行するチャネル領域周辺に、5x10¹⁸ /cm³を超える高濃度の不純物領域が形成されてしまいます。これがキャリアの散乱としきい値の増大につながり、トランジスタが流すことのできる電流(オン電流)(*2)が減少し、LSIの性能向上が難しくなります。

そこで、ゲート電極をノッチ形状にして、その幾何学的な形状効果を利用して、チャネル部の不純物濃度を低くし、ソース／ドレイン部先端のみを不純物濃度が高くなるようにすることができるポケット注入(*3)技術が注目されています(図1)。この手法を用いて、これまでにゲート長100nmのMOSトランジスタが試作されていますが、サブ50nmのゲート長を実現するには、他の技術を併用する必要がありました。

[開発した内容]

今回、サブ50nm用の不純物分布最適設計技術、薄いゲート絶縁膜形成技術、極低加速エネルギーイオン注入技術、高温短時間熱処理による浅い接合形成技術などの各種の技術を結集し、ゲート電極のエッジ部分にノッチ(刻み目)を入れた構造では世界で初めて、従来の半分以下のゲート長40nmを持つMOSトランジスタの開発に成功しました。

図2に、MOSトランジスタ作製プロセスの概要、図3にトランジスタ試作途中のノッチ構造ゲート電極の断面写真を示します。ゲート電極は多結晶シリコンからなり、ゲート電極エッチング中の条件を途中で変えることで、15nm程度のサイズを持つノッチ構造を形成させます。このノッチゲート電極を用いたMOSトランジスタを製作し、ゲート長50nm以下の領域でも短チャネル効果(*4)耐性があり、適切なしきい値を有するロールオフ特性(*5)が得られることを確認いたしました(図4)。

開発したトランジスタの速度性能指数(CV/I)(*6)と2000年版国際半導体ロードマップ(ITRS)とを比較すると、50nm前後のゲート長において、ITRSの要求値を満足していることが分かりました(図5)。

以上のように、ノッチ構造のゲート電極を用い、ゲート絶縁膜薄膜化や接合深さのスケーリングを活用し、短チャネル効果耐性と低いしきい値の両立が可能で高速動作可能なMOSトランジスタを開発しました。

今後、当社では、2004年～2005年の実用化を目指してさらに開発を進めてまいります。

[用語解説]

*1 スケーリング理論

MOSトランジスタの微細化手法を数学的に示した理論です。トランジスタの二次元の寸法、電圧を1/Kに、不純物濃度をK倍にすることで、半導体内部の電界分布を一定に保つことが可能になります。ここでK > 1。この結果、スケーリング前後でトランジスタの定性的な特性は変わらず、動作速度は1/K、消費電力は1/K2の高性能化が実現できます。

*2 オン電流

MOSトランジスタが流すことができる最大の電流をいい、次式で表すことができます。

: オン電流 ∝ キャリアの移動度 x (電源電圧 - しきい値)

ここでキャリアの散乱は移動度に影響し、散乱が増大すると移動度は減少します。上式からオン電流の増加には移動度の増大としきい値を小さく保つことが重要であることがわかります。電源電圧は消費電力を抑えるために、できるだけ低くする必要があります。

*3 ポケット注入

ゲート電極加工後、ゲート電極に対して斜めからチャネル不純物と同じ型の不純物を注入する方法をポケット注入といいます。ソース／ドレイン部のまわりを高濃度にドーピングするため、短チャネル効果抑制に効果的な、ドレインからの空乏層の張り出しを抑制できます。0.25μm世代前後から各社が採用しており、短チャネル効果抑制には必須の技術です。

*4 短チャネル効果

ゲート長が短くなった時に、ゲート電圧(入力信号)が0 Vであってもソースとドレイン間に電流が流れやすくなる現象を言います。

*5 ロールオフ特性

ゲート長が短くなると、短チャネル効果が十分に抑制できていないトランジスタはオフしにくくなりしきい値は低下します。このようなしきい値のゲート長依存性をロールオフ特性といいます。ターゲットとしているゲート長近辺でしきい値のゲート長依存性が大きいと、ゲート長の加工ばらつきによりトランジスタの特性が大きくばらついてしまいます。そこでしきい値のゲート長依存性が小さくなるように、言い換えるとロールオフ耐性があるように、トランジスタを設計する必要があります。

*6 速度性能指数、CV/I

トランジスタが有するゲートの容量(C)、電源電圧(V)、トランジスタが流すことができるオン電流(I)から計算で求めるもので、そのトランジスタで構成されるLSIの動作速度の指標になります。CV/Iが半分になれば回路の遅延時間も約半分に短縮されます。CV/Iを小さくするには、トランジスタを小さくしてCを小さくすることと、低い電源電圧でも多くの電流(オン電流)を流すことが必要です。

以上

(図1)	(図2)	(図3)

(図4)	(図5)
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	[ PRESS RELEASE ]	2001-0118 平成13年6月18日株式会社富士通研究所


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