[ PRESS RELEASE ]

平成10年11月12日 富士通株式会社

当社はこのほど、フィリップス・リサーチ・ラボラトリーズと共同でスタティック・コンポーネント・インターコネクション・テスト技術(Static Component Inter-connection Test Technology、以下SCITT)と呼ばれる、ボードに実装されたLSI接続後の試験技術を開発いたしました。

本技術によって、複雑なメモリを搭載したシステムのLSI間の相互接続状況の試験を容易に行えるため、試験時間を大幅に短縮することが可能です。
なお当社では、JEDEC委員会にフィリップスと共同で標準化を提案しております。

現在のシンクロナスDRAM、ダイレクトラムバスDRAM、そしてフラッシュメモリなどは、アクセスのための初期化シーケンスを必要としたり、複雑なプロトコル（通信規約）によってアクセスされるため、実装後の接続試験が困難となっております。
また、メモリ・パッケージは狭ピン・ピッチ化や、はんだ接続部が上部から見えないチップ・サイズ・パッケージ（CSP)化が進み、はんだ接合部の試験がより困難になっております。

こうした接続試験の問題を解決する手法として、今回当社とフィリップス・リサーチ・ラボラトリーズはSCITTを開発いたしました。
SCITTでは、メモリ・デバイスのI/Oインターフェイス領域に相互接続状況を試験するための特殊機能をあらかじめ組み込んでおいて、ある特定のパターンを入力すると特殊機能のモードに入ります。
その後、この状態では本来のメモリ機能ではなく、LSI間の相互接続の試験が行われます。

具体的には、このモードでメモリは決められた隣接入力に対する排他論理和を出力することにより、一般的にWalking"0"、Walking"1"と呼ばれる、単純な入力パターンを一巡させることにより、はんだ接合部でのすべての固定欠陥（オープン、ショート、"0"固定、"1"固定）を検出することができます。
この試験技術によって、従来数秒かかっていた相互接続試験の時間が、わずか数ミリ秒程度に削減できます。
また、欠陥診断が飛躍的に改善されるとともに、簡易なテスタの利用が可能となり、試験時間も大幅に短縮されるため、結果的にチップセットの製造コストの低減を図ることができます。
さらに本技術は、メモリだけでなく、ASICなどのロジックICにも適用が可能です。

SCITTの試験技術の概念は、すでに製造欠陥試験技術として一般的に採用されている、バウンダリ・スキャン(Boundary-scan)技術（*）と同様の技術です。
ただし SCITTは、バウンダリ・スキャンの手法とは異なり、チップ・サイズへの制約がなく、試験専用ピンが不要となります。
またデバイスのフットプリントの変更も不要で、装置としての性能が低下するなく、実質上、余分なコストがかからない形で、メモリ・デバイスの相互接続試験が可能です。
さらに、この試験技術は汎用性が高く、メモリのあらゆる容量および構成に対して容易に適用できます。

なお当社では、本SCITT機能を最初に搭載する製品として、第三世代64Mビット(2Mx32)シンクロナスDRAMで、1999年初めの出荷を予定しており、その他の品種への展開も検討しています。

*:バウンダリ・スキャン(Boundary-scan)技術
インターナショナル・ジョイント・テスト・アクショングループ（JTAG)）で公表されてIEEE Std.1149.1として標準化されています。

以上